USB 与以太网物理层概览 USB & Ethernet PHY
一个 USB 2.0 设备在全速 12Mbps 下工作正常，改成高速 480Mbps 后主机却只认成全速，或者枚举到一半就失败。查到最后，是 ESD 保护器件的结电容 3pF 把 90Ω 差分对“压”成了 37Ω，眼图闭合。另一块板子把千兆以太网 PHY 按百兆只布了两对线，插上千兆交换机 LINK 能亮，但速率永远停在 100Mbps。USB 和以太网都不是“接上就能跑”的接口：它们的物理层是一组阻抗、长度、端接、隔离和供电协商的硬约束。
这一章先讲 USB 的速率等级、差分对、枚举与 BC1.2 供电协商，再讲以太网的 MII/RMII、变压器/共模扼流和百兆/千兆的布线差异；最后用两个算例把 USB 2.0 HS 的阻抗/长度匹配和百兆以太网在 FR4 上的长度限制算清楚。USB 供电的电池侧细节见电池充电与电源路径管理，差分总线的共模/终端见RS-485 与 CAN 总线硬件，板级信号完整性见信号完整性，接口保护见常用外设接口设计。UART 与 I²C/SPI 分别见UART 与 RS-232 物理层和I²C 与 SPI 总线时序。
1. 设计动机
现场一：USB 插上没反应。 设备是自供电的，D+ 上忘了 1.5kΩ 上拉；主机 D+/D− 的 15kΩ 下拉一直把线拉低，检测不到设备接入。补上上拉，主机立刻报“未知设备”，再装驱动就正常。USB 的“插入检测”不是协议层的事，是 D+ 上一个电阻的事。
现场二：全速正常，高速枚举失败。 同一块板，12Mbps 能用，480Mbps 时好时坏。示波器看 D+/D− 的差分眼图，上升沿明显变慢；ESD 器件结电容 3pF，加上连接器/走线，把差分阻抗从 90Ω 拉到 37Ω，反射和边沿退化。换成 0.5pF 的低电容 ESD，HS 恢复。“能枚举”不等于“能高速枚举”；HS 对负载电容比 FS 敏感一个数量级。
现场三：千兆网口只跑百兆。 PHY 是千兆的，RJ45 也是千兆的，但 PCB 只布了 1/2、3/6 两对线，4/5、7/8 没接。百兆只用两对，所以能 LINK；千兆要四对同时工作，缺一对就退回百兆或直接不协商。百兆和千兆的布线差异不是“速率不同”，是“用几对线、要不要回波抵消”的区别。
USB 和以太网的设计维度对比：
| 维度 | USB 2.0 | 以太网（100BASE-TX/1000BASE-T） |
|---|---|---|
| 速率等级 | LS 1.5M / FS 12M / HS 480Mbps | 10M / 100M / 1Gbps |
| 差分阻抗 | 90Ω ±15%（电缆），PCB 常按 90Ω ±10% | 100Ω（Cat5/Cat5e） |
| 差分对 | 1 对（D+/D−） | 100M 2 对，1G 4 对 |
| 端接 | HS 片内 45Ω 到地；FS 靠上拉/下拉 | 变压器 + PHY 内部端接；Bob-Smith |
| 供电 | VBUS 5V，SDP 500mA / DCP 1.5A | 数据对不带电；PoE 另加 |
| 隔离 | 一般不做（设备地就是主机地） | 变压器隔离（1.5kVrms 量级） |
| 枚举/协商 | 枚举 + BC1.2/PD | 自协商（速度/双工/MDIX） |
| 关键失败 | 不识别、HS 枚举失败、VBUS 跌落 | LINK 不亮、只跑百兆、误码 |
2. 定义与直观
2.1 USB 的速率等级与差分对
USB 2.0 有三个速率等级：
| 等级 | 速率 | 标识 | 差分摆幅（典型） |
|---|---|---|---|
| 低速 LS | 1.5Mbps | D− 上拉 1.5kΩ | 0~3.3V 单端 |
| 全速 FS | 12Mbps | D+ 上拉 1.5kΩ | 0~3.3V 单端 |
| 高速 HS | 480Mbps | 枚举时 chirp 握手 | 约 400mV 差分 |
USB 2.0 用一对差分线 D+/D−。FS/LS 是单端 3.3V 摆幅、以地为参考；HS 是低摆幅差分（约 400mV），接收端有片内 45Ω 端接，发送端通过 chirp 握手确认对方支持 HS。“USB 是差分”只对 HS 完全成立；FS/LS 的差分更多是形式上的，电气上仍是单端 3.3V 信号。
USB 2.0 的电缆/连接器差分阻抗要求 90Ω ±15%，PCB 走线通常按 90Ω ±10% 控制。VBUS 是 5V ±5%（4.75~5.25V），主机端口至少能提供 100mA（未配置）/500mA（已配置）的单元负载电流；BC1.2 的 DCP/CDP 可到 1.5A，Type-C/PD 更高。
USB 3.x/4 又是另一套物理层：USB 3.2 Gen1 5Gbps、Gen2 10Gbps，USB4 20/40Gbps；它们增加独立的 TX/RX 差分对（不再半双工共用 D+/D−），编码从 8b/10b 到 128b/132b，PCB 要按 90Ω 差分、更严格的长度匹配和更低损耗设计。USB 2.0 的 D+/D− 经验不能直接套到 USB 3.x：后者是两对全双工、AC 耦合，对阻抗和插损更敏感。
2.2 USB 枚举与供电协商
插入检测：主机在 D+/D− 上各有 15kΩ 下拉；设备在 D+（FS）或 D−（LS）上拉 1.5kΩ。主机看到某根线被拉高，就知道有设备接入，并根据是哪根线判断速度。
枚举流程（USB 2.0 Chapter 9）：
- 主机检测到设备，复位总线（SE0 至少 10ms）；
- 设备在默认地址 0 响应控制传输；
- 主机读设备描述符（VID/PID/类）、配置描述符；
- 主机分配地址（SET_ADDRESS）；
- 主机选择配置（SET_CONFIGURATION），设备进入配置态，可以正常通信。
HS 设备在复位期间还要做 chirp 握手：设备先发 chirp K，主机回应 chirp K-J 序列，双方确认支持 HS 后，设备断开 D+ 上拉、启用片内 45Ω 端接，进入 HS 模式。如果 chirp 失败，设备退回 FS——这就是“HS 设备被识别成全速”的常见原因。
供电协商（BC1.2，与电池充电与电源路径管理同口径）：
| 端口类型 | 最大电流 | 识别方式 |
|---|---|---|
| SDP（标准下行端口） | 500mA | D+/D− 各 15kΩ 下拉，正常枚举 |
| DCP（专用充电端口） | 1.5A | D+ 与 D− 短接（≤200Ω） |
| CDP（充电下行端口） | 1.5A | 先做 D+/D− 握手，再枚举 |
| Type-C 默认 | 500mA/900mA/1.5A/3A | CC 上 Rp/Rd 广告 |
| USB PD | 按 PDO（5V/3A、9V/3A、20V/5A 等） | CC 上的 BMC 协商 |
2.3 以太网的 MAC/PHY 接口
以太网控制器通常分 MAC 和 PHY 两颗（或集成）。MAC 与 PHY 之间的常用接口：
| 接口 | 数据位宽 | 时钟 | 速率 | 引脚量 |
|---|---|---|---|---|
| MII | 4 位 | 25MHz（100M）/2.5MHz（10M） | 10/100Mbps | 多（16+） |
| RMII | 2 位 | 50MHz | 10/100Mbps | 少（约 9） |
| RGMII | 4 位 DDR | 125MHz（1G）/25MHz（100M）/2.5MHz（10M） | 10/100/1000Mbps | 中（12+） |
| SGMII | 串行 SerDes | 1.25Gbps 量级（8b/10b） | 1Gbps | 少 |
MII 的 4 位数据在 25MHz 下刚好 100Mbps；RMII 用 2 位数据、50MHz 时钟，引脚更少，但时钟频率更高、时序更紧；RGMII 用 DDR（双沿）在 125MHz 下传 4 位，达到 1Gbps。管理接口是 MDIO/MDC 两线，MAC 通过它读写 PHY 的寄存器（速度、双工、自协商、链路状态）。
2.4 差分对、变压器与共模扼流
以太网 PHY 不能直接接 RJ45，中间要经过网络变压器（magnetics）：
- 隔离：变压器把 PHY 地与线缆地隔开，耐压通常 1.5kVrms 量级；网线可能带静电、浪涌、地电位差，没有变压器，PHY 首当其冲。
- 共模抑制：变压器+共模扼流圈抑制共模噪声，差分信号正常通过。
- 中心抽头：线缆侧中心抽头通过 Bob-Smith 网络（75Ω×4 + 1000pF）到机壳地，泄放共模电荷；PHY 侧中心抽头按 PHY 要求接电源或电容。
Bob-Smith 的取值：4 只 75Ω（±1%）分别接四对线的中心抽头，汇到一点后经 1000pF/2kV 到机壳地；75Ω 不是差分终端，而是共模泄放阻抗，具体按 PHY/变压器参考设计。共模扼流圈的典型共模阻抗在 90Ω@100MHz 量级，差分阻抗影响很小；选型看共模阻抗、额定电流和直流电阻。
百兆与千兆的线对：
- 100BASE-TX 用 2 对：1/2、3/6；4/5、7/8 不传数据（但为了兼容千兆，PCB 通常还是布上）。
- 1000BASE-T 用 4 对：1/2、3/6、4/5、7/8，每对 125Mbaud、PAM-5 编码，双向同时收发，靠回波抵消（echo cancellation）分离收发。
- 两者都支持自协商和 Auto-MDIX（自动交叉）。
“百兆只布两对”能通百兆，但永远上不了千兆。 反过来，四对都布了、但只按百兆的松散规则做匹配，千兆也可能不稳定。
3. 定量关系
3.1 USB 差分阻抗、反射与长度匹配
差分对的阻抗不连续会产生反射，反射系数：
\Gamma=\frac{Z_L-Z_0}{Z_L+Z_0}其中 Z_L 是实际阻抗，\Omega；Z_0 是标称差分阻抗（USB 2.0 HS 为 90Ω），\Omega；\Gamma 是反射系数。回波损耗：
RL=-20\lg|\Gamma|其中 RL 单位 dB。若实际走线 100Ω、标称 90Ω：
\Gamma=\frac{100-90}{100+90}=0.0526RL=-20\lg(0.0526)=25.6\ \text{dB}若实际 103.5Ω（+15% 上限）：
\Gamma=\frac{103.5-90}{103.5+90}=0.0698RL=-20\lg(0.0698)=23.1\ \text{dB}±15% 的电缆容差对应约 22~23dB 的回波损耗，已经不算宽裕；PCB 通常按 ±10% 控制，留出连接器和器件的余量。
除了阻抗值，参考平面和过孔也决定回波损耗：差分对下方地平面要完整，不要跨分割；过孔尽量少，过孔残桩（stub）在 480MHz 下会形成谐振，必要时背钻。“阻抗算对了”不等于“回波损耗合格”，不连续才是主要反射源。
长度匹配看的是“偏斜占 UI 的比例”。HS 的位时间：
UI=\frac{1}{480\times10^6}=2.083\ \text{ns}50ps 的偏斜占：
\frac{50\ \text{ps}}{2.083\ \text{ns}}=2.4\%FR4 上传播速度约 1.46\times10^8\text{m/s}，即 6.83ns/m。50ps 对应：
L=50\times10^{-12}\times1.46\times10^8=7.3\ \text{mm}100ps 对应 14.6mm。工程上常按“对内偏斜 ≤50ps（约 7mm）”控制；具体以 PHY/连接器规范为准，HS 比 FS 严格得多。
3.2 USB 的供电与线损
VBUS 从主机到设备要经过连接器、电缆、PCB；导线电阻上的压降：
V_{drop}=I\left(2\rho L\right)其中 I 是电流，A；\rho 是单位长度电阻，\Omega/\text{m}；L 是电缆长度，m；系数 2 是去回两根线。常用 AWG 的近似电阻：
| 线规 | 直径（mm） | 电阻（Ω/m） | 2m 往返电阻 |
|---|---|---|---|
| 28AWG | 0.32 | 0.213 | 0.852Ω |
| 24AWG | 0.51 | 0.084 | 0.336Ω |
| 22AWG | 0.64 | 0.053 | 0.212Ω |
| 20AWG | 0.81 | 0.033 | 0.132Ω |
连接器接触电阻也要算：一个触点 20mΩ 量级，去回两根线约 40mΩ，1.5A 时约 60mV；单看不大，但连接器老化、污染后阻值会上升。大电流端口要选额定电流足够的连接器，并加 bulk 电容吸收插拔和负载瞬态。
2m、28AWG、1.5A：
V_{drop}=1.5\times0.852=1.278\ \text{V}设备侧只剩 5-1.278=3.72\text{V}，远低于 USB 端口的 4.75V 下限，充电 IC 会反复重启或限流。换 20AWG：
V_{drop}=1.5\times0.132=0.198\ \text{V}设备侧 4.80V，可用。“USB 能供 1.5A”是有条件的：线径、长度、连接器接触电阻都要算；细线长线拉大电流，压降会把端口“拉死”。
3.3 以太网的差分阻抗与长度
100BASE-TX/1000BASE-T 的标称差分阻抗是 100Ω（Cat5/Cat5e 双绞线）。PCB 上从 PHY 到变压器的走线要按 100Ω 差分控制，且尽量短。
长度限制来自两个因素：传输线效应和损耗。
传输线判据：当往返延迟接近上升时间时，必须按传输线处理：
l_{crit}=\frac{t_r}{2t_{pd}}其中 t_r 是 PHY 输出的上升时间，s；t_{pd} 是单位长度传播延迟（FR4 约 6.83ns/m），s/m；l_{crit} 是临界长度，m。PHY 上升时间 4ns：
l_{crit}=\frac{4\times10^{-9}}{2\times6.83\times10^{-9}}=0.293\ \text{m}=29.3\ \text{cm}超过约 30cm，反射和损耗开始明显，应按传输线设计并验证眼图。实际工程通常把 PHY 到变压器的走线控制在 10~15cm 以内，留出损耗和串扰余量。
损耗判据：设 PHY 发送摆幅 2Vpp、接收灵敏度 1Vpp，允许 6dB 损耗；FR4 微带在 62.5MHz 附近的插入损耗约 0.1~0.2dB/cm（典型量级，以板材数据手册为准）：
L_{loss}=\frac{6\ \text{dB}}{0.15\ \text{dB/cm}}=40\ \text{cm}取两个判据中更严的：30cm 是传输线临界点，15cm 是工程推荐上限；超过就加宽走线、换低损耗板材、缩短 PHY 到变压器的距离，或以眼图/回波损耗实测为准。
3.4 MII/RMII 的时序预算
MII 的 100M 模式：TXCLK/RXCLK 25MHz，4 位数据，周期 40ns；RMII：50MHz 参考时钟，2 位数据，周期 20ns；RGMII 1G：125MHz DDR，4 位数据，等效 8 位/周期。
以 RMII 为例，50MHz 周期 20ns，时钟/数据偏斜预算通常按周期的 5% 量级控制：
t_{skew,max}=0.05\times20\ \text{ns}=1\ \text{ns}1ns 在 FR4 上对应：
L=\frac{1\ \text{ns}}{6.83\ \text{ns/m}}=0.146\ \text{m}=14.6\ \text{cm}所以 RMII 的参考时钟、TXD/RXD、TX_EN 的走线要短且等长，偏斜控制在 1ns（约 15cm）以内；超过就要按 PHY 数据手册的时序重新核算，或改用 RGMII/SGMII。
4. 典型计算
4.1 USB 2.0 HS：90Ω 差分阻抗与长度匹配
需求：USB 2.0 HS 设备，PCB 差分阻抗目标 90Ω ±10%，D+/D− 对内偏斜 ≤50ps，ESD 器件结电容 ≤0.5pF。验算阻抗偏差、偏斜和 ESD 电容的影响。
第一步，阻抗偏差的反射。实际 100Ω：
\Gamma=\frac{100-90}{100+90}=5.26\%RL=25.6\ \text{dB}实际 81Ω（−10%）：
\Gamma=\frac{81-90}{81+90}=-5.26\%RL=25.6\ \text{dB}±10% 对应约 25.6dB 回波损耗；±15% 降到 22~23dB。如果连接器/过孔/ESD 再引入不连续，回波损耗会进一步恶化，所以 PCB 要留余量。
第二步，偏斜。50ps 对应 7.3mm，100ps 对应 14.6mm；HS 的 UI 是 2.083ns，50ps 只占 2.4%，看起来不大，但眼图裕量还要分给抖动、ESD、连接器，所以不要把 50ps 用满。
第三步，ESD 电容。ESD 二极管的结电容在 240MHz（480Mbps 的奈奎斯特频率）下的阻抗：
Z_C=\frac{1}{2\pi fC}0.5pF：
Z_C=\frac{1}{2\pi\times240\times10^6\times0.5\times10^{-12}}=1326\ \Omega与 45Ω 端接并联：
Z=45\parallel1326=\frac{45\times1326}{45+1326}=43.5\ \Omega偏离 45Ω 约 3.3%。1.5pF：
Z_C=442\ \Omega,\qquad Z=45\parallel442=40.8\ \Omega偏离 9.3%。3pF：
Z_C=221\ \Omega,\qquad Z=45\parallel221=37.4\ \Omega偏离 17%。3pF 的 ESD 器件会把 90Ω 差分对的有效阻抗拉低到 75Ω 量级，反射明显，HS 眼图闭合——这就是“FS 正常、HS 失败”的典型原因。
第四步，上升时间。2pF 总负载、45Ω：
\tau=RC=45\times2\times10^{-12}=90\ \text{ps}t_r=2.2RC=198\ \text{ps}占 UI 的 9.5%，可以接受；5pF 时 t_r=495\text{ps}，占 24%，眼图明显变差。ESD 选型不只看钳位电压，HS 还要看结电容。
| ESD 结电容 | 240MHz 阻抗 | 并联 45Ω 后 | 偏离 | 判断 |
|---|---|---|---|---|
| 0.5pF | 1326Ω | 43.5Ω | 3.3% | 推荐 |
| 1.5pF | 442Ω | 40.8Ω | 9.3% | 可用，需验眼图 |
| 3pF | 221Ω | 37.4Ω | 17% | HS 风险大 |
4.2 百兆以太网在 FR4 上的长度限制
需求：100BASE-TX，PHY 上升时间 4ns，FR4 微带，PHY 到变压器走线，允许 6dB 损耗。求长度上限。
第一步，传输线临界长度：
l_{crit}=\frac{4\times10^{-9}}{2\times6.83\times10^{-9}}=0.293\ \text{m}=29.3\ \text{cm}第二步，损耗限制。取 0.15dB/cm：
L_{loss}=\frac{6}{0.15}=40\ \text{cm}第三步，取更严的值：30cm 是理论临界，工程上取 15cm 以内，留出连接器、过孔、变压器引脚的不连续和批次差异。“百兆在 FR4 上能走多长”没有标准答案，30cm 是传输线分界，15cm 是推荐值，最终以眼图/回波损耗实测为准。
第四步，千兆的差异。1000BASE-T 的符号率仍是 125Mbaud，但四对同时工作、PAM-5、双向回波抵消，对阻抗连续性、对内偏斜、对间偏斜更敏感。上升时间可能更短（2ns 量级），临界长度：
l_{crit}=\frac{2\times10^{-9}}{2\times6.83\times10^{-9}}=14.6\ \text{cm}所以千兆的 PHY 到变压器走线通常要求更短（10cm 以内），并且四对都要按 100Ω 控制、等长、少过孔。百兆能用的走线，千兆不一定能用。
4.3 USB 供电线损与 BC1.2 端口能力
需求：5V/1.5A DCP 充电，2m 电缆，分别用 28/24/22/20AWG，判断设备侧电压是否够。
第一步，算 2m 往返电阻（见表 3.1）：28AWG 0.852Ω、24AWG 0.336Ω、22AWG 0.212Ω、20AWG 0.132Ω。
第二步，算 1.5A 压降和末端电压：
| 线规 | 往返电阻 | 1.5A 压降 | 设备侧电压 | 0.5A 压降 | 设备侧电压 |
|---|---|---|---|---|---|
| 28AWG | 0.852Ω | 1.278V | 3.72V | 0.426V | 4.57V |
| 24AWG | 0.336Ω | 0.504V | 4.50V | 0.168V | 4.83V |
| 22AWG | 0.212Ω | 0.318V | 4.68V | 0.106V | 4.89V |
| 20AWG | 0.132Ω | 0.198V | 4.80V | 0.066V | 4.93V |
第三步，判断。端口电压按 5V ±5%（4.75~5.25V）算：
- 1.5A：28AWG、24AWG、22AWG 都低于 4.75V（24AWG 4.50V、22AWG 4.68V），只有 20AWG 的 4.80V 合格；
- 0.5A：28AWG 的 4.57V 不合格，24AWG 的 4.83V 合格。
第四步，结论：SDP 500mA、2m 至少 24AWG；DCP/CDP 1.5A、2m 至少 20AWG。如果线更长或连接器接触电阻更大，还要再降额。“充电慢/充不满”经常不是充电 IC 的问题，而是线径和长度把 VBUS 压下去了。
4.4 百兆与千兆的布线差异
| 项目 | 100BASE-TX | 1000BASE-T |
|---|---|---|
| 线对 | 2 对（1/2、3/6） | 4 对（1/2、3/6、4/5、7/8） |
| 编码 | MLT-3，125Mbaud | PAM-5，125Mbaud/对 |
| 双工 | 每对单向 | 每对双向，回波抵消 |
| 电缆 | Cat5 | Cat5e/Cat6 |
| 变压器 | 2 对也可（但通常 4 对） | 必须 4 对 |
| PCB 匹配 | 对内偏斜常按 ≤50ps | 更严，按 PHY 参考设计 |
| 长度 | 100m 信道 | 100m 信道 |
百兆只布两对：能 LINK、能跑 100M，但千兆协商失败或退回百兆。千兆只布两对：根本不可能跑千兆，因为 4/5、7/8 没有通路。四对都布了但只按百兆做匹配：可能 LINK 上千兆但误码率高，长时间跑会降速或丢包。正确做法是从一开始就按千兆的 4 对、100Ω、等长、少过孔设计，百兆自然兼容。
自协商（auto-negotiation）通过 FLP 脉冲交换速度/双工信息；两端都开或都关，不能一端强制、一端自协商。Auto-MDIX 让直通/交叉线自动适配，但前提是 PHY 支持且自协商开启。
5. 工程含义
5.1 USB 硬件检查清单
- D+ 上拉：FS 设备 D+ 1.5kΩ 到 3.3V；LS 设备 D− 1.5kΩ；自供电设备不要在上电前就上拉（否则主机误判）。
- 差分对：90Ω ±10%，D+/D− 对内偏斜 ≤50ps，少过孔，参考平面完整，不跨分割。
- ESD：放在连接器入口，结电容 ≤0.5pF（HS），钳位电压低于 PHY 绝对最大值；ESD 的地要短、粗。
- VBUS：限流开关/熔断、软启动、去耦（1µF+0.1µF）；大电流端口按线径/长度算压降。
- 连接器：外壳/屏蔽接地，ESD 泄放路径短；ID 引脚（OTG）按角色接。
- 晶振/时钟：USB PHY 需要 12MHz/24MHz/48MHz 时钟，按 PHY 手册的精度和抖动要求。
5.2 以太网硬件检查清单
- 差分对：100Ω，四对（千兆）或两对（百兆），对内/对间等长，少过孔，参考平面完整。
- 变压器：PHY 与 RJ45 之间必须加；中心抽头按 PHY 要求接（电压/电容/地），不能随便短地。
- Bob-Smith：线缆侧 4 个中心抽头各 75Ω 汇到一点，再经 1000pF 到机壳地；不是直接接地。
- PHY 时钟：25MHz（MII/百兆）或 50MHz（RMII）参考时钟，精度/抖动按 PHY 手册；RMII 的 50MHz 通常由 MAC 或外部时钟源提供。
- MDIO/MDC：上拉 1.5k~10kΩ，地址按 PHY 手册；调试时先读 PHY ID 和状态寄存器。
- PoE：如果需要 PoE，变压器/中心抽头要支持 PoE 电流，RJ45 和走线要按 PoE 功率降额；802.3af 的 PSE 输出 15.4W、PD 可用 12.95W，802.3at（PoE+）PSE 30W、PD 25.5W，802.3bt 更高。PoE 电流流过变压器中心抽头和 RJ45，不能拿普通数据变压器的额定值硬套。
5.3 保护与隔离
| 接口 | ESD | 浪涌 | 隔离 | 共模 |
|---|---|---|---|---|
| USB | TVS，低电容（HS ≤0.5pF） | 一般不需要 | 通常不做 | 地同电位 |
| 以太网 | TVS/ESD 阵列 | 变压器+TVS | 变压器 1.5kVrms 量级 | Bob-Smith + 共模扼流 |
| RS-485/CAN | TVS | TVS+PTC | 可选/推荐 | 共模范围 −7~+12V / −2~+7V |
| UART/RS-232 | TVS | 可选 | 长线/跨地推荐 | 单端，必须共地 |
USB 的“隔离”通常不做：设备地和主机地通过电缆连在一起，地电位差由主机/设备共同承担；需要隔离的场合（医疗、工业）要用 USB 隔离器，成本高。以太网的隔离是标准配置，变压器是 PHY 的第一道防线。
5.4 测量与排故
- USB 不识别：先量 VBUS（4.75V 以上）、D+ 上拉（FS 应为 3.3V 左右）、D+/D− 是否接反；再用 USB 分析仪看枚举到哪一步。
- USB HS 失败：看 chirp 波形、D+/D− 眼图、ESD 电容、走线阻抗；先把 ESD 吹掉试一次，能 HS 就是电容问题。
- USB HS 眼图：用差分探头在测试点测，模板按 USB 2.0 Chapter 7；没有眼图仪时，至少看差分摆幅、上升时间、过冲和共模。FS 的眼图要求宽松得多，不能用“FS 通过”推断 HS 通过。
- 以太网 LINK 不亮：量 PHY 供电、复位、时钟、MDIO 能否读到 PHY ID；查变压器中心抽头、RJ45 线序、1/2 与 3/6 是否接对。
- 只跑百兆：查 4/5、7/8 是否通路、变压器是否 4 对、PHY 是否支持千兆、自协商是否被强制成百兆。
- 误码/丢包：看眼图、回波损耗、对内偏斜；百兆/千兆都先查阻抗和变压器，再查软件。
6. 常见坑
- D+ 上拉漏接/接错：现象——插上完全没反应，或只能识别成低速。原因——FS 设备 D+ 没有 1.5kΩ 上拉，或上拉接到了 D−。解决——FS 上拉 D+、LS 上拉 D−；自供电设备注意上拉时序。
- D+/D− 接反：现象——不识别或枚举失败。原因——连接器/走线把 D+ 和 D− 交叉。解决——按连接器引脚定义核对，差分对不要随意换名。
- ESD 电容过大：现象——FS 正常、HS 枚举失败或眼图闭合。原因——3pF 级 ESD 把 90Ω 差分阻抗拉到 75Ω 量级。解决——HS 选 ≤0.5pF 的低电容 ESD，或把 ESD 放在 stub 之外。
- VBUS 压降过大：现象——充电慢、反复重启、带载掉电。原因——细线/长线/连接器接触电阻，1.5A 时压降超过 1V。解决——按 3.2 节算线径，1.5A/2m 至少 20AWG；加 bulk 电容。
- 差分对不等长/跨分割：现象——HS 偶发错误、眼图差。原因——对内偏斜大、参考平面不完整。解决——对内 ≤50ps、不跨分割、少过孔。
- PHY 直接接 RJ45：现象——网口静电/浪涌打坏 PHY，或 LINK 不稳定。原因——没有网络变压器隔离。解决——加变压器/Magjack，中心抽头按 PHY 要求接。
- Bob-Smith 接错：现象——EMC 超标、共模噪声大。原因——75Ω 直接接地，或 1000pF 漏掉。解决——4 个 75Ω 汇到一点，再经 1000pF 到机壳地。
- 百兆只布两对，却要千兆：现象——LINK 能亮但只跑 100M，或千兆协商失败。原因——4/5、7/8 没接/没布。解决——千兆必须四对全布，按 100Ω 控制。
- 变压器中心抽头短地：现象——LINK 不稳、误码、EMC 差。原因——中心抽头的直流偏置/共模路径被短路。解决——按 PHY 参考设计接电源/电容/ Bob-Smith，不要直接短地。
- RMII 时钟偏斜过大：现象——百兆丢包、CRC 错。原因——50MHz 参考时钟与数据偏斜超过 1ns，或走线太长。解决——时钟/数据等长，偏斜 ≤1ns，按 PHY 手册核算。
- 自协商被强制：现象——两端一个强制百兆全双工、一个自协商，结果半双工/丢包。原因——自协商双方都开或都关，不能一端开一端关。解决——两端都自协商，或两端都强制成同一速度/双工。
7. 自测题
USB 2.0 HS 的 90Ω 差分阻抗，实际走成 100Ω，反射系数和回波损耗是多少？
反射系数：
\Gamma=\frac{100-90}{100+90}=0.0526回波损耗：
RL=-20\lg(0.0526)=25.6\ \text{dB}±10% 对应约 25.6dB；±15%（103.5Ω）约 23.1dB。阻抗偏差越大，反射越强，HS 眼图越差。
HS 的 UI 是多少？50ps 偏斜占多少？在 FR4 上对应多长？
UI：
UI=\frac{1}{480\times10^6}=2.083\ \text{ns}50ps 占：
\frac{50}{2083}=2.4\%FR4 传播速度约 1.46\times10^8\text{m/s}，50ps 对应：
L=50\times10^{-12}\times1.46\times10^8=7.3\ \text{mm}所以“对内偏斜 ≤50ps”大约就是“长度差 ≤7mm”。
ESD 结电容 3pF，在 240MHz 下阻抗多少？并联到 45Ω 后端接变成多少？为什么 HS 会失败？
阻抗：
Z_C=\frac{1}{2\pi\times240\times10^6\times3\times10^{-12}}=221\ \Omega并联：
Z=45\parallel221=37.4\ \Omega偏离 45Ω 约 17%，等效差分阻抗从 90Ω 降到 75Ω 量级，反射明显；同时 3pF 与 45Ω 的 RC 约 135ps，边沿变慢，眼图闭合。FS 的 UI 是 83ns，3pF 影响很小，所以表现为“FS 正常、HS 失败”。
5V/1.5A、2m、28AWG 电缆，设备侧电压多少？换 20AWG 呢？
28AWG 往返电阻：
R=0.213\times4=0.852\ \Omega压降：
V_{drop}=1.5\times0.852=1.278\ \text{V}设备侧：
5-1.278=3.72\ \text{V}低于 4.75V，不可用。20AWG：
R=0.033\times4=0.132\ \Omega,\qquad V_{drop}=0.198\ \text{V}设备侧 4.80V，可用。1.5A/2m 至少 20AWG；0.5A/2m 至少 24AWG。
100BASE-TX 和 1000BASE-T 各用几对线？为什么“百兆只布两对”上不了千兆？
100BASE-TX 用 2 对（1/2、3/6）；1000BASE-T 用 4 对（1/2、3/6、4/5、7/8），每对 125Mbaud、PAM-5、双向收发，靠回波抵消。只布两对时，4/5、7/8 没有通路，千兆无法协商，只能退回百兆或 LINK 不上。
PHY 上升时间 4ns，FR4 上传播延迟 6.83ns/m。PHY 到变压器的走线多长要按传输线处理？工程上建议多少？
临界长度：
l_{crit}=\frac{4\times10^{-9}}{2\times6.83\times10^{-9}}=29.3\ \text{cm}超过约 30cm 要按传输线处理；工程上建议控制在 10~15cm 以内，留出损耗、过孔、连接器的余量。千兆的上升时间更短（2ns 量级），临界长度约 14.6cm，要求更严。
BC1.2 的 SDP、DCP、CDP 各能提供多少电流？怎么识别？
SDP 500mA，D+/D− 各 15kΩ 下拉，正常枚举；DCP 1.5A，D+ 与 D− 短接（≤200Ω）；CDP 1.5A，先做 D+/D− 握手再枚举；Type-C 默认按 CC 上的 Rp/Rd 广告，500mA/900mA/1.5A/3A 不等；PD 按 PDO 协商。“USB 口”不是统一的 5V/1A 源，先识别端口类型再定电流。
8. 参考资料
- USB Implementers Forum, Universal Serial Bus Specification Revision 2.0, 2000：Chapter 7 Electrical 的差分阻抗、驱动器/接收器、VBUS 与 Chapter 9 Device Framework 的枚举、描述符、配置；本章 2.1、2.2、3.1、3.2 的 USB 参数以该规范为准。
- USB Implementers Forum, Battery Charging Specification Revision 1.2, 2011：SDP/DCP/CDP 的电流能力、D+/D− 检测与握手；本章 2.2、4.3 的端口能力与电流表按该规范。
- IEEE 802.3-2018, Clause 25（100BASE-TX PMD）、Clause 40（1000BASE-T）、Clause 22（MII）：差分阻抗、编码、双绞线对与 MAC-PHY 接口；本章 2.3、2.4、4.4 的以太网参数以该标准为准。
- RMII Consortium, RMII Specification Rev 1.2, 1998：RMII 2 位数据、50MHz 参考时钟与 MAC-PHY 连接；本章 2.3、3.4 的 RMII 时序参考该规范。
- IEC 61000-4-2 (2008)：静电放电抗扰度，接触放电/空气放电等级与试验波形；本章 5.3 的 ESD 等级与保护设计参考该标准。
- Texas Instruments, SPRAAR7 USB 2.0 Board Design and Layout Guidelines：90Ω 差分阻抗、长度匹配、ESD 与连接器布局；本章 3.1、4.1、5.1 的 USB 布局建议参考该应用报告。