布局原则与模块化 Placement & Modular Partitioning
一块 100mm×80mm 的板，要放 12V 输入、5V/2A 开关电源、3.3V LDO、STM32、24 位 ADC 前端和 RS485 接口。同样的原理图，两种摆法：一种把 buck 的电感放在 ADC 旁边 5mm，ADC 读数末位跳 20 个码；另一种把 buck 放在板角、ADC 放在对角，中间用完整地平面和 guard ring 隔开，读数稳定在 1 个码以内。布局（Placement）不是“把元件摆整齐”，而是在画铜线之前，把噪声源、敏感电路、热源和回流路径在空间上分开。
布局决定了三件事：回流电流走哪、热量往哪散、噪声从哪耦合。这三件事一旦定错，后面的布线只能修补，不能消除。本章先给“接口→电源→主芯片→外围”的布局顺序，再用耦合、热阻和安规间距的定量关系算隔离距离，最后用一块 MCU + 开关电源 + 模拟前端的板做完整分区，并给出拼板与工艺边的可复算数字。
1. 设计动机
现场一：buck 电感离 ADC 太近。 一块 24 位 ADC 板，buck 的开关节点（SW）与 ADC 模拟输入只隔 8mm。SW 的 dv/dt 约 1.2V/ns，通过 0.05pF 量级的杂散电容注入约 60µA 到高阻输入端，在 1kΩ 阻抗上形成 60mV 尖峰；5V/24 位的 1 LSB 只有 0.298µV，60mV 相当于约 20 万个码。把 buck 移到板角、拉开到 25mm，并加 guard ring，尖峰降到 7mV 量级（约 2.3 万个码），再配合滤波才满足要求。“电源离模拟远一点”不是审美，是 µV 级的算术。
现场二：ESD 保护离连接器太远。 RS485 端子放在板边，TVS 却放在 30mm 外的收发器旁。ESD 电流从端子进来，先流过 30mm 走线再到 TVS，走线电感在 1kV/ns 的 ESD 上升沿下产生巨大压降，收发器先被打坏。把 TVS 移到端子 5mm 内，问题消失。
现场三：晶振走线穿过地平面开槽。 晶振离 MCU 15mm，走线下方地平面被电源分割切开。晶振回流绕远，环路变大，时钟抖动增加，EMI 在 8MHz 谐波上超标。把晶振移到 MCU 旁 3mm、下方保持完整地，问题消失。
布局的优先级可以写成一句话：先把“必须靠边/必须靠外”的接口和“必须靠内/必须靠中”的主芯片定下来，再在它们之间塞电源和外围。 顺序错了，后面每一条线都在跟布局打架。
2. 定义与直观
布局（Placement）是在板框、安装孔、连接器和结构约束确定后，把元件放到平面上并确定方向的过程。它输出的是分区（Partitioning）：电源区、数字区、模拟区、接口区、射频/高压区各自占一块，边界清晰，回流路径短。
2.1 四个基本动作
- 接口靠边：USB、RS485、接线端子、电源入口放在板边，方便结构开孔和接线；ESD/滤波器件紧贴连接器。
- 电源靠近入口：DC 输入→保险丝/TVS→buck→LDO 按顺序排，大电流环路最短；功率电感、输入电容、开关管围成一个小区域。
- 主芯片居中：MCU/FPGA 放在板中心或靠近主要接口的一侧，缩短高速总线、时钟和调试口；晶振紧贴芯片。
- 外围按信号流向摆：模拟前端靠近传感器/连接器，数字外设靠近 MCU，功率驱动靠近负载端子；不要“按封装大小”或“按原理图页”摆。
2.2 分区的边界
分区不是画几条线就完事，边界要满足三个条件：
- 回流边界：每个区的信号回流能在本区地平面内闭合，不跨区绕行；
- 热边界：热源（buck、LDO、功率电阻）靠近板边/散热器/气流出口，敏感器件（晶振、基准、ADC）在气流上游；
- 耦合边界：高 dv/dt 节点（SW、变压器初级）、高 di/dt 环路（输入电容→开关管→电感）与敏感小信号之间保持距离或屏蔽。
不要为了“模拟地/数字地分开”把整张地平面切碎。 现代混合信号板更常用的做法是：保持连续地平面，用布局把模拟/数字电流分开，ADC 的 AGND/DGND 按数据手册在器件下方连接。具体取舍见地的学问与地弹。
3. 定量关系
3.1 噪声源到敏感电路的耦合
开关节点对附近高阻节点的容性耦合，可以用注入电流估算：
i_{c}=C_{stray}\frac{dv}{dt}其中 C_{stray} 是杂散电容，F；dv/dt 是开关节点电压变化率，V/s；i_c 是注入电流，A。受害节点阻抗为 Z_v 时，噪声电压：
V_{n}=i_c Z_v=C_{stray}\frac{dv}{dt}Z_v以 C_{stray}=0.05\ \text{pF}、dv/dt=1.2\ \text{V/ns}、Z_v=1\ \text{k}\Omega 为例：
i_c=0.05\times10^{-12}\times1.2\times10^{9}=6.0\times10^{-5}\ \text{A}=60\ \mu\text{A}V_n=60\times10^{-6}\times1\times10^{3}=0.060\ \text{V}=60\ \text{mV}5V/24 位 ADC 的 1 LSB：
1\ \text{LSB}=\frac{5}{2^{24}}=\frac{5}{16\,777\,216}=2.98\times10^{-7}\ \text{V}=0.298\ \mu\text{V}60mV 相当于：
\frac{60\times10^{-3}}{0.298\times10^{-6}}\approx2.0\times10^{5}\ \text{LSB}约 20 万个码。若换成 16 位、5V ADC，1 LSB 是 5/2^{16}=76.3\ \mu\text{V}，60mV 相当于 786 个码。同样 60mV，分辨率越高，被毁掉的码越多；先说清分辨率，再谈“几个码”。
距离加大时，杂散电容近似按面积/距离下降。若 3mm 时 0.05pF，25mm 时约：
C_{stray}(25\ \text{mm})\approx0.05\times\frac{3}{25}=0.006\ \text{pF}注入电流降到 7.2µA，1kΩ 上 7.2mV；对 16 位 ADC 仍是 94 个码。所以“拉开距离”能把噪声降一个数量级，但不一定降到 1 LSB；高分辨率 ADC 还需要 guard ring、屏蔽、滤波和低阻抗源。
感性耦合同样要算。高 di/dt 环路对附近环路的感应电压：
V_n=M\frac{di}{dt}其中 M 是互感，H；di/dt 是电流变化率，A/s。取 M=1\ \text{nH}、di/dt=0.5\ \text{A/ns}：
V_n=1\times10^{-9}\times\frac{0.5}{1\times10^{-9}}=0.5\ \text{V}1nH 的互感、0.5A/ns 的开关电流，就能感应 0.5V。 功率回路面积、电感摆放方向、敏感线与功率线的平行长度，都会影响 M。
3.2 热阻与温升
一块铜箔向环境散热，可以用集总热阻估算：
R_{\theta}=\frac{1}{hA}其中 h 是对流/辐射等效换热系数，\text{W/(m}^2\cdot\text{K)}；A 是有效散热面积，\text{m}^2；R_{\theta} 是热阻，K/W。自然对流 h 约 5~10，强制风冷约 25~100；PCB 双面散热时 A 取两面面积之和。
以 0.8W 的 buck 损耗、单面 10cm² 铜箔、双面散热、h=15\ \text{W/(m}^2\cdot\text{K)} 为例：
A=2\times10\times10^{-4}=2.0\times10^{-3}\ \text{m}^2R_{\theta}=\frac{1}{15\times2.0\times10^{-3}}=33.3\ \text{K/W}\Delta T=P R_{\theta}=0.8\times33.3=26.7\ \text{K}不同铜箔面积的温升：
| 单面铜箔面积 | 双面有效面积 | R_{\theta} | 0.8W 温升 |
|---|---|---|---|
| 4 cm² | 8.0×10⁻⁴ m² | 83.3 K/W | 66.7 K |
| 6 cm² | 1.2×10⁻³ m² | 55.6 K/W | 44.4 K |
| 8 cm² | 1.6×10⁻³ m² | 41.7 K/W | 33.3 K |
| 10 cm² | 2.0×10⁻³ m² | 33.3 K/W | 26.7 K |
| 12 cm² | 2.4×10⁻³ m² | 27.8 K/W | 22.2 K |
| 16 cm² | 3.2×10⁻³ m² | 20.8 K/W | 16.7 K |
这是“整块铜箔均匀散热”的乐观估算。 实际热点集中在器件下方，温升会更高；要多打热过孔、铺铜、加散热焊盘，必要时用热仿真或实测。
气流的整体温升可以用能量守恒估算：
\Delta T_{air}=\frac{P}{\rho c_p Q}其中 P 是发热功率，W；\rho 是空气密度，约 1.2\ \text{kg/m}^3；c_p 是空气比热，约 1005\ \text{J/(kg}\cdot\text{K)}；Q 是体积流量，\text{m}^3/\text{s}。5W、0.1m³/min：
Q=\frac{0.1}{60}=1.67\times10^{-3}\ \text{m}^3/\text{s}\Delta T_{air}=\frac{5}{1.2\times1005\times1.67\times10^{-3}}=2.5\ \text{K}整体空气只升温 2.5K，但局部热点可能高几十 K。所以“有风扇”不等于“器件不热”，要看气流是否经过热点、风道是否短路。
3.3 隔离距离：晶振、模拟、大电流
| 对象 | 建议距离（典型） | 依据 | 边界 |
|---|---|---|---|
| 晶振/负载电容 ↔ MCU 晶振脚 | ≤5 mm | 走线短、环路小、少辐射 | 以芯片手册和实测为准 |
| 开关电源 SW 节点 ↔ ADC/运放输入 | ≥20~25 mm，或加屏蔽 | 容性/感性耦合随距离下降 | 高 dv/dt、高 di/dt 时更远 |
| 大电流走线 ↔ 敏感小信号 | ≥3W（中心距），并避免平行 | 串扰与热耦合 | 按电流/边沿算，不能只看 3W |
| 接口 ESD 器件 ↔ 连接器 | ≤5 mm | ESD 电流就近泄放 | 按 IEC 61000-4-2 等级验证 |
| 晶振 ↔ 板边/高速线 | 尽量远，包地 | 板边辐射、串扰 | 以 EMC 实测为准 |
这些距离是起点，不是保证值。3mm 的开关线在 1.2V/ns 下可能只注入 60mV，但在 10V/ns 的 GaN/SiC 开关下就是 500mV；同样距离，边沿越快越危险。先算 dv/dt、di/dt 和受害节点阻抗，再定距离。
晶振的驱动电流可以估算：
I_{xtal}\approx2\pi f C_L V其中 f 是晶振频率，Hz；C_L 是负载电容，F；V 是驱动电压，V。8MHz、20pF、3.3V：
I=2\pi\times8\times10^{6}\times20\times10^{-12}\times3.3=3.3\ \text{mA}电流不大，但晶振是高 Q 窄带电路，容易受邻近高速线干扰，也容易向外辐射；走线要短、包地、下方完整地平面。
3.4 拼板与工艺边
拼板（Panelization）是把多块小板拼成一张大板，方便 SMT 和波峰焊。关键尺寸（典型值，按板厂能力调整）：
- 工艺边（Rail）：5mm 左右，放 Mark 点、定位孔、传送边；
- 板间间距：2mm 左右，给铣刀/ V-cut 留空间；
- Mark 点（Fiducial）：直径 1mm 的裸铜，周围 2mm 无阻焊/无铜；
- V-cut：剩余厚度约板厚的 1/3（1.6mm 板约 0.53mm），太厚掰不开、太薄易裂；
- 邮票孔（Mouse Bite）：0.5mm 孔径，间隔约 0.8~1.0mm，适合异形板；
- 定位孔：非金属化孔，直径 2~3mm，放在工艺边上。
以 100mm×80mm 的板、400mm×300mm 的拼板为例，工艺边 5mm、板间 2mm：
- 可用面积：(400-2\times5)\times(300-2\times5)=390\times290\ \text{mm}^2；
- 每块占位：(100+2)\times(80+2)=102\times82\ \text{mm}^2；
- 最多：\lfloor390/102\rfloor\times\lfloor290/82\rfloor=3\times3=9 块；
- 利用率：9\times100\times80/(400\times300)=60\%。
拼板不是越多越好。 拼得密，V-cut/铣边余量小、翘曲应力大、贴片机可能超行程；拼得少，利用率低、成本高。通常 2×2、3×3 是常见折中，具体按板厂和 SMT 产线能力定。
3.5 布局顺序与优先级
| 顺序 | 放什么 | 为什么先放 |
|---|---|---|
| 1 | 板框、安装孔、连接器、结构件 | 结构约束不可改，先定边界 |
| 2 | 电源入口、保险丝、TVS、buck/LDO | 大电流环路和散热需要连续空间 |
| 3 | 主芯片、晶振、去耦电容 | 决定高速总线走向和时钟位置 |
| 4 | 模拟前端、基准、传感器接口 | 需要远离噪声源、靠近接口 |
| 5 | 一般数字外设、指示灯、测试点 | 约束较松，最后填空 |
| 6 | 丝印、Mark 点、工艺边 | 不影响功能，但要留位置 |
先大后小、先固定后活动、先噪声源后敏感电路。 每放完一类，就用“回流路径能不能闭合”检查一次，不要等布完线再发现分区错了。
4. 典型计算
4.1 MCU + 开关电源 + 模拟前端的完整分区
需求：12V 输入，buck 5V/2A（效率 88%，损耗约 0.8W），LDO 3.3V/0.1A，STM32，16 位 ADC 前端（5V 满量程），RS485 接口。要求 ADC 输入端噪声≤1mV，板内温升可控，能过基础 EMC。
第一步：定板框和接口。 100mm×80mm，四角 M3 安装孔。12V 输入端子放左侧板边（x=0~10mm）；RS485 端子放右侧板边（x=90~100mm）；调试口放上边。接口全部靠边，ESD 器件在端子 5mm 内。
第二步：电源区。 左上角 30mm×25mm（x=5~35，y=5~30）。顺序：输入端子→保险丝/TVS→输入电容→buck 开关管/电感→输出电容→LDO。高 di/dt 环路（输入电容→开关管→电感→输出电容）控制在 50mm² 以内，功率电感远离板边 5mm 以上，SW 节点铺铜面积小而短。buck 损耗 0.8W，按 10cm² 双面铜箔、h=15 估算，温升约 26.7K；40℃ 环境下结温/板温约 67℃，在 105℃ 电容和 125℃ 器件范围内。
第三步：模拟区。 右下角 35mm×30mm（x=60~95，y=45~75），与 buck 的 SW 节点距离约 35mm。模拟前端包括运放、基准、RC 滤波、ADC 输入保护；模拟区下方保持完整地平面，不跨分割；模拟输入走线尽量短，远离开关节点和数字总线。按 3.1 节，25mm 处 0.006pF 的耦合约 7.2mV（94 个 16 位码），所以还要加 guard ring、RC 滤波和屏蔽；仅靠距离不够。
第四步：数字区。 板中央 25mm×25mm（x=37~62，y=25~50），STM32 居中，晶振紧贴晶振脚（≤5mm），每个 VDD 脚旁 0.1µF 电容（≤1mm），晶振下方完整地平面。USB/RS485 的差分对从数字区边缘引出，避免穿过模拟区。
第五步：气流与热。 假设机壳风扇从下往上吹：模拟区放在下方进风侧（冷空气先经过），电源区放在上方出风侧（热空气最后经过），避免 buck 的热风预热 ADC。若气流方向相反，模拟区和电源区对调。布局要跟着气流方向走，不是跟着“习惯”走。
第六步：拼板。 400mm×300mm 拼板，工艺边 5mm、板间 2mm，3×3=9 块，利用率 60%。Mark 点放工艺边，V-cut 剩余 0.53mm，邮票孔 0.5mm。板子对角线 128mm，弓曲按 0.75% 控制≤0.96mm（见PCB 结构、层叠与板材）。
结论：接口靠边、电源左上、模拟右下、数字居中、晶振贴芯片、去耦贴引脚、气流从模拟到电源。每个区都有明确边界和理由，不是“看起来顺眼”。
4.2 去耦电容距离：1mm 与 10mm 差多少
需求：0.1µF 去耦电容，分别放在 IC 电源脚 1mm 和 10mm 处，比较 100MHz 的等效阻抗。
第一步：安装电感。 走线/过孔电感按 1nH/mm 量级估：
- 1mm：L\approx1\ \text{nH}；
- 10mm：L\approx10\ \text{nH}。
第二步：100MHz 感抗。
Z_L=2\pi fL1mm：
Z_L=2\pi\times10^{8}\times1\times10^{-9}=0.628\ \Omega10mm：
Z_L=2\pi\times10^{8}\times10\times10^{-9}=6.28\ \Omega第三步：与电容容抗并联。 0.1µF 在 100MHz 的容抗：
Z_C=\frac{1}{2\pi\times10^{8}\times0.1\times10^{-6}}=0.0159\ \Omega=15.9\ \text{m}\Omega理想电容的容抗很小，但被安装电感限制：1mm 时并联阻抗约 0.63Ω，10mm 时约 6.3Ω。高频去耦的瓶颈不是电容本身，而是安装电感。 这就是“电容要贴引脚、地过孔要短”的定量理由。
结论：1mm 与 10mm 的安装电感差 10 倍，100MHz 的等效阻抗也差约 10 倍。0.1µF 电容放在 10mm 外，高频段基本失效；要么贴近，要么改用更小封装/更低 ESL 的电容。
4.3 晶振与 MCU 的距离
需求：8MHz 晶振，负载电容 20pF，MCU 晶振脚在旁边，判断 5mm 与 15mm 的差别。
第一步：驱动电流。
I=2\pi fC_LV=2\pi\times8\times10^{6}\times20\times10^{-12}\times3.3=3.3\ \text{mA}第二步：走线延迟。 5mm 与 15mm 在 15cm/ns 下分别是 0.033ns 和 0.10ns；相对 8MHz 周期 125ns 都很小，电气长度不是主要问题。
第三步：真正的问题。 晶振走线是敏感高阻/高 Q 节点，走线越长，接收邻近高速线耦合的面积越大；同时走线自身像天线，向外辐射。15mm 走线穿过数字总线旁边，耦合可能比 5mm 大 3 倍。所以晶振的“短”是为了减少耦合面积和辐射，不是为了时序。
结论：晶振和负载电容放在 MCU 晶振脚 5mm 内；下方完整地平面；两侧包地并打过孔；不要穿过高速线或板边。
5. 工程含义
5.1 布局不是“摆整齐”，是三条路径的规划
回流路径：每个信号的回流要能在本区地平面闭合。高速信号跨区时，回流也要跨区；如果分区边界是地平面分割，回流就会绕路。分区可以，地平面不要轻易切。
热流路径：热源靠近板边、散热器、气流出口；敏感器件在气流上游。热过孔、铺铜、散热焊盘是把热从器件导到板面的手段，布局阶段就要留位置。
耦合路径：高 dv/dt 节点（SW、变压器初级、继电器触点）和高 di/dt 环路（输入电容→开关管→电感）要小、要短、要远离敏感线；敏感线要短、要包地、要远离板边。
5.2 结构、DFM 与可制造性
- 连接器方向：统一朝板边，方便插拔和结构开孔；连接器高度/深度用 3D 检查，避免与外壳干涉。
- courtyard：按 IPC-7351C 给每个器件留 courtyard，避免贴片机吸嘴/回流焊干涉。
- Mark 点：拼板工艺边上放 2~3 个，周围无铜/无阻焊；小板也可以在板内放，但要避开高元件。
- 测试点：关键电源、地、复位、调试口留测试点；测试点不要放在高元件下方。
- 拼板：工艺边、V-cut、邮票孔、定位孔按板厂能力；拼板利用率与应力、贴片行程折中。
5.3 隔离与屏蔽
- 晶振：≤5mm、包地、下方完整地；必要时加屏蔽罩。
- 模拟前端：远离开关节点≥20~25mm；guard ring 包围模拟输入，单点接地到模拟地；必要时加屏蔽罩/隔墙。
- 大电流：功率走线短而宽，远离小信号；电感/变压器方向避免磁场耦合到敏感环路。
- 接口：ESD/TVS 在连接器 5mm 内；滤波器件紧随其后；接口地与板内地按数据手册/安规连接。
5.4 布局评审清单
布完局、还没布线时，按下面清单过一遍：
- 接口是否都在板边？ESD 器件是否在连接器 5mm 内？
- 电源入口→保险丝→TVS→buck→LDO 的顺序是否顺？高 di/dt 环路面积是否最小？
- 主芯片是否居中/靠近主要接口？晶振是否≤5mm、下方地完整？
- 模拟区是否远离开关节点≥20mm？是否有 guard ring/屏蔽位置？
- 每个电源脚是否有去耦电容位置（≤1mm）？地过孔是否够？
- 气流方向是否从敏感区流向热源？热源是否靠近板边/散热器？
- 拼板工艺边、Mark 点、V-cut/邮票孔、定位孔是否留够？
- 3D 检查：连接器、高元件、散热器、外壳是否干涉？
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说法一：“布局决定 70% 的信号完整性与 EMC 表现。” 这个百分比没有可追溯的来源，也无法复算；不同板子、不同标准下差别很大。更准确的说法是：布局在源头上决定了回流路径、热流路径和耦合路径，布线只能在既定几何上修补。不要用一个拍脑袋的百分比代替机理。
说法二：“开关电源离模拟电路≥3mm 就安全。” 3mm 在 1.2V/ns、0.05pF 下约 60mV；在 10V/ns 的 GaN 开关下就是 500mV；对 16 位/24 位 ADC，60mV 分别是 786/20 万个码。距离要按 dv/dt、C_{stray}、Z_v 和分辨率算，不能背一个固定毫米数。
6. 常见坑
- 现象：ADC 读数末位跳动，采样值随负载电流变化；屏蔽/滤波后好转。
- 原因：SW 节点高 dv/dt 通过杂散电容耦合到高阻模拟输入；功率电感磁场耦合到模拟环路。
- 解决：buck 移到板角，SW 节点面积最小，电感远离模拟区≥20~25mm；模拟输入加 RC 滤波、guard ring，必要时屏蔽。
- 现象：每个电源脚都有 0.1µF，纹波仍大、EMI 超标。
- 原因：电容离引脚 10mm，安装电感约 10nH，100MHz 感抗 6.28Ω，把电容的高频去耦废掉。
- 解决：电容紧贴引脚≤1mm，地过孔直接到地平面；小电容最近、大电容稍远；先放电容再布电源线。
- 现象：时钟抖动大、偶发起振失败、8MHz 谐波 EMI 超标。
- 原因：晶振走线长，耦合面积大；下方地平面被分割，回流绕远，环路变大。
- 解决：晶振/负载电容≤5mm，下方完整地，包地并打过孔；不要穿过高速线/板边。
- 现象：ESD 试验时收发器/接口芯片损坏，TVS 自身完好。
- 原因：ESD 电流从连接器到 TVS 的走线电感产生压降，IC 先承受高压。
- 解决：TVS 放在连接器 5mm 内，先保护后滤波；接口地就近泄放，按 IEC 61000-4-2 验证。
- 现象：模拟/数字分开后，ADC 反而噪声更大；高速线跨分割，EMI 超标。
- 原因：地平面被切碎，回流被迫绕行；分割缝成了天线。
- 解决：保持连续地平面，用布局分区而不是切地；ADC 的 AGND/DGND 按数据手册在器件下方连接；必须分割时只留窄桥，信号不跨缝。
- 现象：拼板利用率很高，但 V-cut 掰板时裂片、翘曲，贴片偏移。
- 原因：板间间距/V-cut 余量太小，拼板尺寸超贴片机行程，或工艺边太窄。
- 解决：工艺边 5mm、板间 2mm、V-cut 余厚约 1/3 板厚；按板厂和 SMT 产线能力确认拼板尺寸；做 3D/应力检查。
7. 自测题
开关节点 1.2V/ns、杂散电容 0.05pF、受害节点 1kΩ，噪声电压多少？对 16 位 5V ADC 是几个码？
i_c=0.05\times10^{-12}\times1.2\times10^{9}=60\ \mu\text{A}V_n=60\times10^{-6}\times1\times10^{3}=60\ \text{mV}16 位 5V ADC 的 1 LSB 是 5/2^{16}=76.3\ \mu\text{V}，60mV 对应 60\times10^{-3}/76.3\times10^{-6}=786 个码。分辨率越高，同样噪声毁掉的码越多。
0.8W 损耗、单面 10cm² 铜箔、双面散热、h=15，温升多少？
双面有效面积 A=2\times10\times10^{-4}=2.0\times10^{-3}\ \text{m}^2；R_{\theta}=1/(15\times2.0\times10^{-3})=33.3\ \text{K/W}；\Delta T=0.8\times33.3=26.7\ \text{K}。这是均匀散热的乐观估算，热点会更高。
去耦电容离引脚 1mm 和 10mm，100MHz 的安装电感阻抗差多少？
按 1nH/mm：1mm≈1nH，Z=2\pi\times10^8\times10^{-9}=0.628\ \Omega；10mm≈10nH，Z=6.28\ \Omega。差 10 倍。0.1µF 自身容抗只有 15.9mΩ，但被安装电感限制，所以高频去耦的瓶颈是安装电感，不是容值。
100mm×80mm 板在 400mm×300mm 拼板上，工艺边 5mm、板间 2mm，最多几块？利用率多少？
可用面积 390\times290\ \text{mm}^2；每块占位 102\times82\ \text{mm}^2；\lfloor390/102\rfloor=3，\lfloor290/82\rfloor=3，共 9 块。利用率 9\times100\times80/(400\times300)=60\%。
为什么晶振走线要短？5mm 和 15mm 的电气延迟差多少？
5mm 延迟约 0.005/0.15=0.033\ \text{ns}，15mm 约 0.10ns；相对 8MHz 周期 125ns 都很小，电气长度不是主要问题。真正的问题是走线越长，接收邻近高速线耦合的面积越大、自身辐射越强，所以晶振要≤5mm、包地、下方完整地。
为什么不能为了“模拟/数字分开”把地平面切碎？
切碎地平面会让高速信号的回流被迫绕行，环路面积和电感增大；分割缝还会成为天线，辐射/抗扰变差。正确做法是保持连续地平面，用布局把模拟/数字电流分开，ADC 的 AGND/DGND 按数据手册在器件下方连接；必须分割时只留窄桥，任何信号不跨缝。
8. 参考资料
- IPC-2221B, Generic Standard on Printed Board Design, 2012 — 布局、间距与热设计规则。
- IPC-7351C, Generic Requirements for Surface Mount Design and Land Pattern Standard — 焊盘、courtyard 与布局要求。
- IPC-2152, Standard for Determining Current-Carrying Capacity in Printed Board Design, 2009 — 铜箔温升与散热。
- Henry W. Ott, Electromagnetic Compatibility Engineering, Wiley, 2009 — 分区、回流与 PCB 布局。
- onsemi, AND8301-D EMC Specifications and PCB Guidelines for SMPS Devices — 开关电源布局、功率回路与间距。
- Saturn PCB Design Toolkit：https://saturnpcb.com/saturn-pcb-toolkit/ — 载流、温升与过孔计算。
- 相关章节：布线、PCB 结构、层叠与板材、热设计、电源完整性与去耦体系、地的学问与地弹。